Laboratorios Electrónica Digital. Practica 12 Universidad Distrital Francisco Jose de Caldas, Junio 2020

Practica 12. Sumador Restador de 6 Bits. Ingreso por Dip Switch

Luis Ángel Armijo Castillo Cod. 20182007020

Grupo 743

Abstract - In this practice, a 6-bit adder/subtractor wll be carried out (the same as in practice 10) with the help of the PSoC 5LP mircrocontroller and the development card, in such a way that when entering a code through the dip swicht, the operation performed on 7 segments displays.
Resumen - En esta práctica se realizará un sumador/restador de 6 bits (igual que en la práctica 10) con ayuda de el micro-controlador PSoC 5LP y la tarjeta de desarrollo, de tal forma que al ingresar un código mediante dip switch se muestre la operación efectuada en displays de 7 segmentos.

1. Objetivos

A. General

Implementar un sumador/restador de 6 bits con ingreso en código binario.

B. Específicos

• Implementar el circuito teniendo en cuenta la limitación de recursos de la PsoC
• Implementar el circuito LM84184 mediante su tabla de verdad.
•     Visualizar los datos ingresados A y B o el resultado usando dos bits de selección.
• Implementar mediante visualización dinámica los datos obtenidos del sumador/restador.

2. Introducción

En PSoC Creator al igual que en el simulador Circuitverse es posible diseñar circuitos mediante su esquemático y guardarlos en subcircuitos para usar al momento de necesitarse. Al realizar nuevamente esta práctica se busca mejorar el diseño anterior ya que se debe tener en cuenta la limitación de recursos y no se pueden colocar infinitos componentes.

Se puede ver también que al ser una práctica no simulada, ya es necesario cambiar la forma de realizar la visualización dinámica debido a que existen los comunes en los displays y la frecuencia usada puede afectar de manera notoria como se ve cada display.

3. Materiales

• PSoC Creator 4.3
• PSoC 5LP
• Tarjeta de Desarrollo

4. Metodología

Como primer paso se desarrolla el sumador/restador con salida binaria, para esto se comienza haciendo un bloque de memoria con FF-SR para construir un camino de datos y guardar los datos A y B.

Fig 1. Memoria Usando FF-SR.

Se construye un sumador completo de 1 bit y con estos bloques un sumador completo de 6 bits

Fig 2. Sumador Completo de 1 Bit.

Fig 3. Sumador Completo de 6 Bits.

En este punto el análisis cambia y se debe evitar usar mas de un sumador de 6 bits para el ejercicio ya que estos consumen muchos recursos, para solucionar esto lo que se hará es no dejar conectado a tierra el Cin para usarlo posteriormente.

Con este circuito se puede realizar la suma deseada, pero nuestro problema es la resta, asi que lo que se hará es crear un circuito Complemento a 1 para conseguirlo:

Fig 4. Complemento a 1.

Este circuito complementará las entradas siempre y cuando la operación entrante sea una resta (la cual se indica con un '1' en el bit O) y se ingresa un '1' en el Cin del sumador para realizar la resta por complemento, en caso de que la operación sea una suma ('0' en el bit O) el circuito Complemento entregará como salida las mismas entradas y no habrá Cin en el sumador. Se hará uso de dos de estos circuitos para complementar el minuendo o el sustraendo según se requiera usando comparadores de 6 bits que analicen si  A<B o A>B. Se hacen mas análisis como el del signo y cuando se debe eliminar el bit mas significativo (debido a que esto se hace al hacer la resta por complemento) y se obtiene el siguiente circuito:

Fig 5. Sumador/Restador de 6 bits.

Adicionalmente para esta práctica se pide escoger entre visualizar en los displays de 7 segmentos A, B o C usando dos switch con las siguientes condiciones:

• 00 Se visualiza el resultado de la operación.
• 01 Se visualiza el dato A.
• 10 Se visualiza el dato B.

Esto se logra usando un MUX 32x8 para escoger cuál de los datos se desea ver dejando los bits de selección como entradas al sistema, las salidas serán conectadas al convertidor de binario a BCD usando el circuito LM84184 creado a partir de LUT con su tabla de verdad. Con la siguiente configuración se consigue obtener la conversión:

Fig 6. Convertidor Binario a BCD.

Ya por último queda multiplexar las 3 salidas en BCD para conectarlas a un Deco 7-Seg, esto se logra con un MUX 16x4 conectando los selectores a un contador de 2 bits y dejando la frecuencia de la señal de reloj a 500 Hz y se aprovecha para conectar el mismo contador a un Deco 2x4 negador el cual turnara el '0' en los comunes del display. El Deco 7-Seg debe tener en cuenta una entrada adicional (el signo) para también colocar un menos cuando la resta de negativa.

Fig 7. Visualización Dinámica.

5. Análisis

Al momento de probar el circuito efectivamente este cumple con su función de sumar o restar y mostrar el resultado obtenido en los displays de 7 segmentos. El circuito resultante es el siguiente:

Fig 8. Sumador/Restador de 6 Bits con Visualización.

Fig 9. Montaje Experimental.

A continuación el Link de descarga y el vídeo funcional de la práctica:

• Link de Descarga
• Vídeo

6. Conclusiones

• Una desventaja clara es que no se puede probar cada componente de manera rápida, para hacerlo en necesario compilar y probar el montaje.
• Hay componentes que es mejor diseñarlos con compuertas a usar los que ya tiene definidos el programa, como los Flip Flop y los contadores.
• Se puede implementar cualquier clase de proyecto en la PSoC desde que este no supere su capacidad de recursos.