Laboratorios Electrónica Digital. Practica 7 Universidad Distrital Francisco Jose de Caldas, Junio de 2020
Practica 7. Visualización Dinámica, el Sumador BCD
Luis Ángel Armijo Castillo Cod. 20182007020
Grupo 743
Luis Ángel Armijo Castillo Cod. 20182007020
Grupo 743
Abstract - In this practice, a BCD adder will be implemented, showing the result on two 7-segment displays using dynamic display.
Resumen - En esta práctica, se implementará un sumador BCD mostrando el resultado en dos displays de 7 segmentos haciendo uso de la visualización dinámica.
1. Objetivos
A. General
Implementar un sumador de dos números en BCD cuyo resultado sea mostrado mediante visualización dinámica en dos displays de 7 segmentos.
B. Especificos
Una técnica usada para ahorrar recursos en los circuitos digitales que contienen displays de 7 segmentos es no prenderlos al tiempo, puede parecer que este efecto se nota, pero si se hacen alternar los displays a una frecuencia mayor a 60 Hz se puede llegar al limite del ojo humano de tal forma que pareciese que los displays están encendidos al mismo tiempo, esto se puede lograr usando un display de anodo común y de cátodo común conectados a una señal cuadrada que los active o desactive.
En esta técnica se ve una reducción en el consumo de potencia y en el número de integrados requeridos para el montaje ya que los displays estarán conectados a la misma salida del decodificador. Para la práctica se hará uso del circuito comparador y del circuito multiplexor de 2 a 1 bits.
Un multiplexor es un circuito combinacional que en la mayoría de casos tienen varias entradas de datos y una única salida de datos. Están dotados de entradas de control capaces de seleccionar una, y solo una, de las entradas de datos para su transmisión desde la entrada hasta dicha salida.
5. Análisis
Un análisis detallado se puede observar en el siguiente vídeo.
6. Conclusiones
1. Objetivos
A. General
Implementar un sumador de dos números en BCD cuyo resultado sea mostrado mediante visualización dinámica en dos displays de 7 segmentos.
B. Especificos
- Entender el concepto de visualización dinámica.
- Realizar un sumador BCD teniendo en cuenta la corrección del error de código.
- Construir un circuito de visualización dinámica con multiplexores y decodificadores.
- Simulador Circuitverse.
Una técnica usada para ahorrar recursos en los circuitos digitales que contienen displays de 7 segmentos es no prenderlos al tiempo, puede parecer que este efecto se nota, pero si se hacen alternar los displays a una frecuencia mayor a 60 Hz se puede llegar al limite del ojo humano de tal forma que pareciese que los displays están encendidos al mismo tiempo, esto se puede lograr usando un display de anodo común y de cátodo común conectados a una señal cuadrada que los active o desactive.
En esta técnica se ve una reducción en el consumo de potencia y en el número de integrados requeridos para el montaje ya que los displays estarán conectados a la misma salida del decodificador. Para la práctica se hará uso del circuito comparador y del circuito multiplexor de 2 a 1 bits.
Un multiplexor es un circuito combinacional que en la mayoría de casos tienen varias entradas de datos y una única salida de datos. Están dotados de entradas de control capaces de seleccionar una, y solo una, de las entradas de datos para su transmisión desde la entrada hasta dicha salida.
Fig 1. Circuito Mux de 2 a 1.
Fig 2. Tabla de verdad Mux 2 a 1.
Un comparador es un circuito que determina que cantidad binaria es mayor a la otra, o en su defecto si estas cantidades son iguales, por lo cual sin importar el número de entradas se tienen siempre tres salidas, A>B (G), A=B (E) y A<B (L), se puede apreciar que no se pueden cumplir las tres condiciones al tiempo, teniendo esto en cuenta se asigna un '1' cuando la proposición es verdadera y un '0' cuando esta es falsa.
Fig 3. Comparador de un bit.
Fig 4. Tabla de Verdad comparador de un bit.
4. Metodología
Se desea hacer una sumador de dos números BCD y mostrar el resultado en dos displays de 7 segmentos, de manera que se requiere ir lentamente con el desarrollo y planteamiento del ejercicio.
Para comenzar se crean los circuitos Comparador 1 bit, Sumador 1 bit, Enable, Mux 2 a 1, Decodificador y Enable displays, estos circuitos son básicos para el desarrollo del ejercicio.
Se tiene que conectar un sumador BCD a un mux de 8 a 4 y este a un decodificador binario a BCD que por ultimo va conectado a los dos displays controlados por un clock.
Para realizar el sumador BCD internamente se realiza un sumador de 4 bits con sumadores de 1 bit, para corregir el error de código se usa un circuito que suma 6 (hecho con el circuito sumador de 4 bits) y un circuito que compara si la respuesta es mayor a 9 (que esta hecho con un comparador de 4 bits que a su vez esta hecho con comparadores de 1 bit).
El Mux de 8 a 4 es realizado con circuitos Mux de 2 a 1 y el decodificador es un circuito similar al realizado en prácticas anteriores, con la ventaja de que este va de '0' a '9' por lo que es mas sencillo de implementar al haber 5 condiciones no importa.
Para probar el montaje desactive y active el clock que aparece en la parte superior derecha, se aconseja colocar el tiempo al valor mínimo de 50 ms para obtener una sensación aproximada a la de ver los dos displays al tiempo ya que no es posible colocar una frecuencia mas alta. A continuación se puede observar el montaje obtenido.
5. Análisis
Un análisis detallado se puede observar en el siguiente vídeo.
6. Conclusiones
- Los multiplexores se pueden aplicar para dividir la información y así transmitirla.
- Un clock o señal cuadrada tiene como propósito generar 1s y 0s en instantes de tiempo de tal forma que no es necesario usar switches.
- Teniendo la lógica de como funciona un circuito determinado ya no se hace necesario usar compuertas para realizar un circuito mas grande del mismo tipo, se puede implementar usando subcircuitos como es el caso de los sumadores, comparadores o multiplexores de mas bits.
- No se pueden usar códigos no validos en BCD para realizar una suma, por lo que no será posible ver un número mayor a 18.
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